В статье описывается метод отладки FPGA на Zynq SoC с помощью Integrated Logic Analyzer (ILA) без физического JTAG-подключения. Решение базируется на использовании Xilinx Virtual Cable (XVC) и IP-ядра Debug Bridge, что позволяет организовать отладку через Ethernet.
Автор отмечает, что стандартная вставка ILA через «Set Up Debug» в Vivado не работает при наличии Debug Bridge. ILA необходимо добавлять как IP-экземпляр в RTL или Block Design. Для работы требуется два моста: один в режиме «From AXI to BSCAN», второй — «From BSCAN to DebugHub».
Для программной части автор приводит процесс создания device tree overlay с использованием классического DTG-flow в Vitis 2025.1. Настройка включает генерацию фрагмента pl.dtsi и его компиляцию в .dtbo, что позволяет ядру Linux взаимодействовать с мостом отладки через драйвер UIO.
Реализация протестирована на плате Zynq RK-7020F Rev 1.1. Автор подчеркивает важность правильной настройки количества BSCAN-интерфейсов для предотвращения ошибок DRC при генерации bitstream, а также необходимость стабильного тактирования ILA от PS во время загрузки Linux.
